UNIDADE 1
Parte1
Portas Lógicas
Portas Lógicas,
o LEGO do mundo eletrônico
Entrada A
Saída S
Terra
voltagem em corrente contínua
buffer, em eletrônica analógica
flip-flop
No estudo de eletrônica digital podemos trabalhar com dois grandes grupos de circuitos.
Os circuitos combinacionais são aqueles os quais suas saídas só dependem dos estímulos das entradas e reagem “instantâneamente” executando a função lógica proposta.
Já o segundo grupo é chamado de lógica sequencial. Neste tipo de lógica, temos que a saída “futura” do circuito depende da saída atual e a combinação das entradas do circuito.
Chamamos de saída futura o resultado de uma saída que ocorrerá mediante uma determinada sequência de estímulos, onde cada um dos componentes que podem compor uma determinada lógica sequencial é capaz de executar funções diferentes mediante a estes estímulos.
Os componentes da família Flip-Flop são dispositivos que utilizam lógica sequencial.
O primeiro flip-flop que iremos estudar é o chamado Flip-Flop RS.
flip-flop rS
O diagrama do componente eletrônico Flip-Flop RS básico ou Latch RS-Nand, bem como sua construção interna baseada em portas lógicas NÃO E é representado pela figura abaixo.
https://www.youtube.com/watch?v=gQfEz99hgkE
Como Funciona o Flip Flop RS
O quadro ilustra todas as condições lógicas possíveis analizando as entradas R e S,
a saída Q e a resposta futura da mesma saída Q.
A fim de compreender a tabela acima, temos que:
» Condição 1: Se a entrada S=0 e a entrada R=0 e a saída Q=0, Q Futuro (Qf) será = 0.
» Condição 2: Se a entrada S=0 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 1.
» Condição 3: Se a entrada S=0 e a entrada R=1 e a saída Q=0, Q Futuro (Qf) será = 0.
» Condição 4: Se a entrada S=0 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 0.
» Condição 5: Se a entrada S=1 e a entrada R=0 e a saída Q=0, Q Futuro (Qf) será = 1.
» Condição 6: Se a entrada S=1 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 0.
» Condições 7 e 8: São condições inválidas que não apresentarão um estado lógico bem definido na saída do Flip-Flop.
SET
RESET
Podemos perceber neste tipo de flip-flop que a entrada S (SET) seta (aciona) a saída Q enquanto a saída R (RESET) desaciona a saída Q.
Se as entradas S e R forem mantidas com “0”, o estado da saída Q não se altera. Se as entradas S e R forem mantidas com “1”, temos um estado inválido no qual o componente não funcionará. A versão RS básica que estudamos apresenta dois relevantes problemas. São eles:
-
Não possuir um circuito de controle. Qualquer modificação na entrada resulta imediatamente em uma resposta da saída. Em ambientes eletricamente ruidosos, como indústrias, qualquer pulso indesejado na entrada teria a capacidade de modificar a saída.
-
Existência de uma condição inválida na entrada. Durante a transição dos pulsos elétricos digitais, é comum termos durante um período bastante pequeno uma condição inválida, o que pode resultar em uma saída também inválida. Mesmo que o projetista tome cuidado em não permitir que ocorra uma condição inválida, problemas devido ao tempo de propagação das portas podem surgir
Todos os flip-flops existentes são evoluções do modelo RS básico, portanto, sua boa compreensão é fundamental. A fim de solucionar estes problemas, foram criados diversos outros flip-flops. O próximo dispositivo que iremos estudar é o modelo RS com clock.
A fim de compreender esseo quadro, temos que:
» Condição 1: Se a entrada S=0 e a entrada R=0 e a saída Q=0, Q Futuro (Qf) será = 0.
» Condição 2: Se a entrada S=0 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 1.
» Condição 3: Se a entrada S=0 e a entrada R=1 e a saída Q=0, Q Futuro (Qf) será = 0.
» Condição 4: Se a entrada S=0 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 0.
» Condição 5: Se a entrada S=1 e a entrada R=0 e a saída Q=0, Q Futuro (Qf) será = 1.
» Condição 6: Se a entrada S=1 e a entrada R=0 e a saída Q=1, Q Futuro (Qf) será = 0.
» Condições 7 e 8: São condições inválidas que não apresentarão um estado lógico bem definido na saída do Flip-Flop.
» Condições 9 a 16: Como o valor da entrada de Clock=0, teremos na saída Q o valor do último estado lógico memorizado.
A tabela e as condições acima podem parecer bastante complexas, mas na verdade, o resultado da análise é bastante simples. O quadro a seguir sintetiza de forma mais clara o resultado observado das condições estudadas:
Podemos perceber neste tipo de flip-flop que a entrada S (SET) seta (aciona) a saída Q enquanto a saída R (RESET) desaciona a saída Q desde que a entrada de clock esteja em nível lógico alto “1”.
Se as entradas S e R forem mantidas com “0”, ou a entrada de clock estiver em nível lógico baixo “0”, o estado da saída Q não se altera.
Se as entradas S e R forem mantidas com “1” e a entrada de clock estiver em “1”, temos um estado inválido em que o componente não funcionará.
Pudemos perceber que o Flip-Flop RS com clock nada mais é que a versão básica que só pode vir a apresentar mudanças em sua saída caso a entrada clock esteja em nível “1”.
Se a entrada de clock estiver em nível “0”, independentemente do que aconteça nas entradas S e R, teremos memorizado na saída Q o último estado lógico válido.
flip-flop d
O Flip-Flop tipo D é uma variação da versão RS (podemos ter com ou sem clock). A diferença básica se da nesta versão pelo fato de termos uma porta inversora (NÃO) que une ambas as entradas, formando assim uma única entrada tipo D (Data).
O diagrama do componente eletrônico Flip-Flop Tipo D, bem como sua construção interna baseada em portas lógicas NÃO E é representado pela figura a seguir.
Esta versão de Flip-Flop pode ser considerada como uma célula de memória ou uma linha de atraso digital primitiva, visto que qualquer informação será colocada em sua saída um ciclo após sua entrada.
Temos que resaltar também que para a maioria absoluta dos dispositivos comerciais presentes no mercado, o pino de clock não altera a saída quando está em um estado lógico específico, como por exemplo “1”. As saídas são atualizadas no momento das transições de “0” para “1” no pino de clock para dispositivos sensíveis a transições e subidas no clock e de “1” para “0” no pino de clock para dispositivos sensíveis a transições de descida.
A figura a seguir demonstra a representação de um dispositivo digital com clock sensível
à transição de subida e outro dispositivo sensível à transição de descida.
Os estímulos síncronos, antes de tratarmos da versão JK, temos que compreender algumas outras funções que os Flip-flop são capazes de executar.
Existem entradas em um dispositivo Flip-flop que não dependem de nenhum estímulo de clock ou da entrada de dados para executar suas funções. Estas entradas são chamadas de assíncronas pois elas não depender de nenhum sincronismo, como o clock ou valor da entrada de dados, para executar sua função.
As entradas assíncronas que podem existir em um Flip-flop são:
PRESET (SET dependendo da literatura) ou CLEAR (RESET dependendo da literatura).
Dependendo da versão do componente Flip-flop as entradas podem
ser alto-ativas (executam sua função enquanto estiverem em “1”) ou
baixo-ativas (executam sua função enquanto estiverem em “0”).
Importante: temos que ter em mente que enquanto quaisquer entradas assíncronas estiverem ativadas, nenhum comando síncrono é respeitado, ou seja, o Flip-flop fica travado com a saída Q em “1” se o pino de SET estiver ativo, ou Q ficará em “0” se o pino RESET estiver ativo. Jamais ative SET e RESET ao mesmo tempo pois isso poderá provocar instabilidade no circuito.
flip-flop JK
Uma vez compreendida a questão dos estímulos assíncronos, temos condições de compreender o Flip-flop JK comercial, que já conta com estes pinos para estímulos assíncronos.
A versão JK deste dispositivo foi concebida como uma melhoria da versão RS. Na versão RS, quando tínhamos a condição R= “1” e S = “1”, a saída não apresentava uma condição lógica estável.
Já no Flip-flop JK, a condição J = “1” e K = “1” é interpretada como um comando de inversão, ou seja, a cada estimulo de clock os valores de Q e Q\ serão invertidos, ou seja, o sinal de saída é trocado por seu complemento. Esta configuração é chamada de Toggle, na qual a versão comercial Flip-flop T(Toggle) nada mais é que a versão JK com as entradas J e K ligadas em comum.
A figura a seguir ilustra um Flip-Flop JK, bem como o resultado dos estímulos assíncronos em sua saídas Q e Q/. Neste momento não se preocupe com os comandos síncronos (J, K e CLK). Observe somente os estímulos assíncronos (Preset e Clear).
» : como a entrada está ativa, Q é imediatamente colocado no estado lógico 0,
quaisquer que sejam os níveis presentes nas entradas J, K e CLK. A entrada CLK não pode afetar o flip-flop enquanto .
» : esta condição não deve ser usada, pois pode resultar em uma resposta ambigua.
Existem vários motivos pelos quais podemos utilizar as entradas assíncronas.
Os principais deles são:
» Garantir a inicialização do dispositivo com a condição de saída desejada.
» Implementar lógicas complementares utilizando demais componentes digitais fazendo-se valer do conceito de intertravamento.
» Implementar contadores, registradores de deslocamento, conversores série-paralelo, dentre outros.
Uma vez compreendida a questão dos estímulos assíncronos,
temos condições de compreender o Flip-flop JK comercial, que já conta com estes pinos para estímulos assíncronos.
Analisando a Condição1,
se as entradas J e K forem mantidas com “0”,
independentemente de qualquer estímulo de clock, o estado da saída Q não se altera.
Isso caracteriza o funcionamento de um Flip-flop D, visto que podemos armazenar uma informação.
Analisando a Condição 2,
se as entradas contiverem J = “1” e K = “0”,
ao se ter um estímulo de clock, temos que a saída Q será acionada (“1”),
comportamento de funcionamento de um Flip-flop RS.
Analisando a Condição 3,
se as entradas contiverem J = “0” e K = “1”,
ao se ter um estímulo de clock, temos que a saída Q será desacionada (“0”),
comportamento de funcionamento de um Flip-flop RS.
Analisando a Condição 4,
se as entradas contiverem J = “1” e K = “1”,
ao se ter um estímulo de clock, temos que a saída Q será invertida
a cada estímulo de clock o que caracteriza o comportamento de funcionamento de um Flip-flop T.
Conforme pudemos perceber, a versão JK deste dispositivo consegue integrar o funcionamento de todos os outros tipos de Flip-flop e por causa deste dinamismo é sem sombra de dúvidas a versão mais utilizada.
Para verificar o projeto de um relógio digital contador assíncrono que utiliza Flip- Flops, iremos estudar mais adiante os contadores. Neste momento, busque verificar o conteúdo aprendido sobre Flip-flops fazendo um paralelo com a explicação do professor do vídeo. Não se preocupe com o projeto do contador.
Eletrônica digital Projetando Relogio Digital Contador Assíncrono crescente Flip Flip T
